05 制程·封装·功耗热与能效洞察(硬件层)
- 章节编号:05
- 所属层:H 硬件层(工艺/封装/散热;与 11 章软件 DVFS 分工)
- 关联 ADR:ADR-119(工艺节点与能效目标)、ADR-120(封装:端侧单片 vs Chiplet 路线)、ADR-121(热设计功率 TDP 与散热形态)、ADR-122(硬件 TOPS/W 与软件能效联动)
- 上游依赖:02(DSA 面积/功耗)、03(HBM/LPDDR 封装影响)、04(单片/Chiplet/UCIe)、11(软件 power profile)
学习目标
- 前置知识:读过 02 章(DSA 面积/功耗预算)与 03 章(HBM/LPDDR 内存封装),知道「TOPS/W(每瓦算力)」这个能效指标怎么读;理解「制程节点(process node,如 7nm/5nm)」大致代表晶体管密度与代际能效;听说过「TDP(Thermal Design Power,热设计功率)」是散热系统要带走的功率上限。无需芯片版图或封装工艺经验。
- 学完产出:① 能说清电池供电人形机器人的功耗包络(power envelope)为什么是「硬约束」——用「电池容量 ÷ 平均功耗 = 续航」算一遍,理解为什么端侧不能像数据中心那样「堆 TDP 换算力」;② 能区分 sustained TDP(持续功耗)与 peak TDP(峰值功耗),并解释在无风扇(fanless)本体上,散热能力(热阻)如何把 peak 拽回 sustained,导致「标称峰值算力跑不满」;③ 能讲清制程节点与能效的关系——为什么先进节点省功耗、但端侧机器人「不必首颗追 N2」,而用低精度 DSA + 软件补算力更划算;④ 能对比端侧四种散热形态(passive/热管/主动风冷/液冷)各自的 TDP 上限与机器人适用场景,并把它映射到 11 章的 nvpmodel power profile 与 27 章的 ms/W 验收链。
- 阅读姿势:盯住一条主线——「端侧机器人的算力不是被硅面积限制,而是被『能装进多大的电池、能散掉多少热』这两堵物理墙限制」。数据中心可以把 TDP 堆到 kW 级用液冷带走;而一台靠电池走动的人形,每多 10W 都要从续航、重量、噪声里抠出来。本章讲的工艺、封装、散热,本质都在回答同一个问题:在「能带走的热」和「能背走的电」这两个包络里,怎么榨出最多的有效算力。
1. 范围与目标
本章从 硅/封装/散热 侧定义具身端侧 SoC 的 工艺节点、封装形态、TDP/散热、硬件 TOPS/W。11 章管 nvpmodel/DVFS;本章管 物理上限与 BOM。
核心问题
- 端侧机器人第一代方案 几 nm、单片还是 Chiplet?
- 对标 Thor Blackwell 封装、地平线征程 6、Qualcomm IQ10、昇腾 310B/310P?
- 40–130W(Thor) vs ~8–20W(310B/310P 载体级) 对封装/散热意味着什么?
- 2.5D CoWoS 是否属于端侧,还是仅中心/训练?
- 硬件 TOPS/W 如何传递到 11/27 ms/W 验收?
2. 需求洞察(具身驱动)
| 场景 | 硬件功耗/热诉求 | 来源 |
|---|---|---|
| 人形 Thor 类 | 40–130W;主动散热 | 01/11 |
| 移动臂/AMR 电池 | 15–30W AI sustained | 11 ADR-067 |
| 工厂固定臂 | 插电 50–80W | 客户 |
| 国产对标 | 310B/310P 低 TDP 但 ~430ms | 21 章 |
硬性指标(硬件):
- 端侧 AI 封装 TDP 设计 30–100W 可配置(对标 Thor T5000)。
- junction→ambient 热阻须支持 40W fanless 或 80W 主动风冷 两档载板。
- 工艺:≥16nm 类成熟节点 首 tape-out(M1 风险);7/5nm 类 量产(M3+)视成本。
2.1 功耗包络:端侧的第一性约束
在数据中心,功耗几乎不是设计的第一约束——机柜有 132kW 供电、有液冷、有市电。但电池供电的人形机器人把这套逻辑彻底反过来:能装的电池容量(kWh,受重量与体积限制)先定死,再除以整机平均功耗,才得到续航;而市场对「一次充电工作多久」有硬性期望。于是功耗从「越低越好的优化项」变成了「不能突破的硬约束(hard constraint)」——AI SoC 抢走的每一瓦,都直接从续航里扣。
这条约束链是本章一切取舍的源头:电池 kWh(定死)→ 整机功耗预算(倒推)→ AI 域 TDP 分配(挤出来的)→ 能装多大的算力/多高的频率(被 TDP 卡住)。它决定了端侧永远不能像云侧那样「堆 TDP 换算力」,而必须走「低精度 + 高能效 DSA + 软件调度」这条**「在固定功耗下榨有效算力」**的路。三个思考题会分别把这条链的每一环算一遍。
3. 技术现状与趋势(2025–2026)
3.1 TOP 级 AI 芯片制程/封装/热 深度对比
| 平台 | 工艺/封装 | AI TDP 量级 | 能效(公开) | 散热 | 机器人 | 优势 | 劣势 |
|---|---|---|---|---|---|---|---|
| NVIDIA Jetson Thor | Blackwell;单模块 SoM | 40–130W | 3.5× vs Orin;2070 FP4 TFLOPS | 主动;载板设计 | GR00T 标杆 | 128GB 统一内存 单封装 | 高 TDP;贵 |
| Jetson Orin | Ampere;单片 | 15–60W | 基线 | 成熟 | 出货大 | 生态 | 能效落后 |
| Qualcomm IQ10 | 先进节点;单片 SoC | 未全公开 | 700 TOPS INT8 标称 | 车规散热 | Physical AI | 集成 5G/modem | 机器人 TDP 少 |
| 地平线 征程 6P | 7nm 类;单片 | 车载 ~20–40W 级(估计) | BPU 能效 | 车规 | 24 路 ISP | ASIL-D 集成 | 非 VLA 卖点 |
| 华为昇腾 310B/310P | 成熟节点;边缘盒/模组 | 载体级 ~8–20W(具体 TDP 以官方 datasheet 为准) | INT8 约 2× FP16 | 被动/小风扇 | π0 demo | 低 TDP | VLA 慢 |
| Google TPU v6(云) | CoWoS 2.5D+HBM | 数百 W–kW | 云 scale | 液冷 | 非端侧 | 算力密度 | 不可复用 |
| Tesla AI5 | MCM 多 chip | 高(估计) | FSD 栈 | 车规 | Optimus 规划 | 规模 | 未公开细节 |
| 我们(目标) | M1:成熟单片;预留 UCIe | AI 30–80W 设计 | ≥3–5 有效 TOPS/W INT4 | 两档载板 | π0 <100ms | 机器人 TDP 优化 | 无 silicon 前估 |
| Apple M4 Max(参考) | 3nm;PoP 封装 | 满载约 90–140W(整芯片 CPU+GPU+ANE;单 SoC「~40W」为轻载/ANE 局部口径) | ANE 38 TOPS | 被动/薄型 | 非机器人 | Perf/W 标杆 | 不可编程 | | Groq LPU(参考) | 14nm;大 SRAM 单片 | ~300W 卡级 | 确定性 低 pJ/op | 被动大 | 非端侧 | 静态调度能效 | 非 VLA | | Figure 02(估计) | 双 RTX 4090 外置 | 200–400W | PC 级 | 桌面风冷 | Helix onboard | 算力冗余 | 非 SoC;无 TDP 约束 |
读表提示:一个易被误读的点是「Apple M4 Max ~40W」——那是苹果宣传里对能效场景(轻载或 ANE 局部)的口径;整颗 M4 Max 在 CPU+GPU 满载时封装功耗可达约 90–140W,与它作为「笔记本旗舰」的定位一致。把它当「40W 就能给人形当大脑」是危险的类比。同理昇腾 310B/310P 的「低 TDP」是芯片/模组量级,真实载体(边缘盒/整机)TDP 须以官方 datasheet 为准,别把芯片 TDP 直接当整机功耗。
3.1g 制程节点如何转化为能效(算一遍口径)
制程节点每前进一代,厂商公开口径大致是「同频率下功耗降约 30%,或同功耗下频率/密度提升」。但对端侧机器人,先进节点带来的能效收益要和「掩膜(mask)成本 + 流片(tape-out)风险 + 供应链」一起算:
| 走位 | 能效 | 代价 | 端侧机器人判断 |
|---|---|---|---|
| 首颗追 N2/3nm 旗舰节点 | 每代 ~30% 功耗↓ | 掩膜成本极高;流片风险大;产能紧 | ❌ 不必——创业期承受不起 |
| 用 7/6/5nm 成熟先进节点 | 量产能效好、生态成熟 | 成本中等 | ✅ M3+ 量产目标 |
| 用 16/12nm 首颗验证 | 能效一般 | 低成本、快流片 | ✅ M1 ISS/FPGA 对标 |
| 不追节点,补低精度 DSA + 软件 | 用 INT4(02 章)+ DVFS(11 章)换有效能效 | 需软硬联调 | ✅ 主路线 |
判断:制程是能效的一个杠杆,但不是唯一杠杆,也不是端侧最划算的杠杆。同样一瓦,把 FP16 换成 INT4 带来的有效算力提升,往往比跨一代制程更大且更便宜——这正是「不必首颗追 N2」的底层账。
3.1d TDP SKU 与 11 章 power profile 映射(ADR-122)
| 硬件 SKU(05) | AI TDP sustained | 散热载板 | 11 nvpmodel 档 | 27 验收场景 |
|---|---|---|---|---|
| Edge-Lite | 15–25W | passive | LOW | AMR;OpenVLA 3Hz |
| Edge-Std | 30–50W | 热管 | BALANCED | π0 ≤100ms @≤50W |
| Edge-Pro | 50–80W | 主动风冷 | PERF | 多相机 VLA 10Hz |
| Humanoid-Peak | 80–130W peak | 工业风冷 | MAXN* | GR00T 对标 92ms |
*MAXN 须 硬件 INA + 11 节流 联动;非无限制峰值(对标 Thor)。
3.1h sustained 与 peak TDP 的散热取舍
一个关键但常被忽略的区分:datasheet 上的「peak TDP」是芯片短时能吸收的功率上限;而「sustained TDP」是散热系统能持续带走的功率。二者的差距,完全由载板的**热阻(θJA,junction-to-ambient)**决定:
取舍的核心:无风扇本体想安静、可靠、无粉尘,代价是散热能力低、sustained 被压到 15–25W,峰值算力只能「脉冲式」短时使用,长时间推理会被热节流拉回。想让 sustained 逼近 peak,就得上主动风冷(噪声/粉尘/机械故障率上升)或热管鳍片(体积/机械设计)。这就是为什么端侧的「有效算力」永远要看 sustained 而非 datasheet 峰值。
3.1e 05(硬件) vs 11(软件) 分工红线
| 议题 | 05 硬件 | 11 软件 |
|---|---|---|
| TDP 上限 | junction/封装/PMIC 能力 | nvpmodel profile 映射 |
| 节流 | 热阻/风扇/液冷 BOM | DVFS/throttle 策略 |
| 能效 KPI | 峰值 TOPS/W(硅) | 有效 ms/W(runtime) |
| 1kHz 控制 | 岛独立电源域 | 岛 不参与 NPU DVFS |
3.1f 310P/310B vs Thor 硬件-软件能效链(公开对标)
| 维度 | 昇腾 310B/310P | Jetson Thor | 我们目标 |
|---|---|---|---|
| AI TDP(载体级) | 低 TDP(具体以官方 datasheet 为准) | 40–130W | 30–80W 可配 |
| π0 chunk(21) | ~430ms | 46–92ms(栈依赖) | ≤100ms |
| ms/W(27) | 高 ms/W(低 TDP 但慢) | ~0.7–2.3 ms/W | ≤2 ms/W @50W |
| 根因 | 低 TDP 但 VLA 栈未优化 | Blackwell + TRT | DSA INT4 + IREE |
判断:310B/310P 证明 低 TDP 不等于具身可用;Thor 证明 封装 TDP 须与软件栈联调;05 定物理上限,11/19/18 兑现 ms/W。
3.1a 封装路线深度对比
单片 SoC(端侧首选,承接 04 ADR-013)
| 优势 | 劣势 | 代表 |
|---|---|---|
| BOM/功耗/集成度最优;Horizon/Qualcomm/Thor SoM 模式 | 大 die 良率压力 | 征程 6、IQ10、Thor |
| ISP+NPU+CPU+安全岛 一颗搞定 | 算力扩展靠 下一代 silicon | 04 章 |
2.5D CoWoS / HBM(中心/训练,非端侧基线)
| 优势 | 劣势 | 何时考虑 |
|---|---|---|
| HBM 带宽;NVIDIA H100/Blackwell GPU | 成本+功耗+面积;TSMC CoWoS 80% CAGR | 边缘服务器/中心(04 CXL) |
| UCIe 64 GT/s(ECTC 2026) | 端侧 经济拐点未到 | 规模化阶段+ 大算力 SKU |
Chiplet + UCIe 3.0(预留,04 章)
| 优势 | 劣势 | 我们策略 |
|---|---|---|
| die 小 → 良率↑;NPU/IO 分工艺 | 封装验证 +6–12 月 | 首颗单片;IP 留 UCIe D2D |
| 汽车级 health monitor(UCIe 3.0) | D2D +功耗 | M5+ 评估 NPU+IO chiplet |
3.1b 工艺节点与能效(IMPACT 2025 / 行业)
| 节点代际 | 典型收益 | 端侧机器人权衡 |
|---|---|---|
| N2/nanosheet(2025+) | ~30% 功耗↓/代(TSMC 公开) | 掩膜成本高;Thor/旗舰用 |
| 7/6/5nm | 成熟 AI 量产 | 地平线/手机 NPU 常用 |
| 16/12nm | 低成本/fast tape-out | M1 ISS/FPGA 对标可用 |
| More-than-Moore | 3D SoIC 6.7× 系统能效(TSMC 3DFabric) | 长期;非 M1 |
判断:具身端侧 能效+成本 > 绝对峰值算力;不必首颗追 N2;用 INT4 DSA(02)+软件(11/19) 补算力。
3.1c 散热形态对比
| 形态 | TDP 范围 | 机器人场景 | 优势 | 劣势 |
|---|---|---|---|---|
| 无风扇 passive | ≤15–25W | 轻量 AMR | 可靠 | 算力受限 |
| 主动风冷 | 40–130W | 人形/Thor 类 | GR00T 级 | 粉尘/噪声 |
| 液冷 | kW 级 | 中心 | 密度 | 端侧不适用 |
| 热管+鳍片 | 30–60W | 工业臂 | 折中 | 机械设计 |
3b. 由演进反推的诉求
| 演进 | 硬件响应 |
|---|---|
| π0 5B + 多相机 | TDP +10–20W 或 INT4(19) |
| 边侧网关 | 插电 100W+;可 CoWoS 类 |
| 1-NFE | 算力需求↓;可降 TDP 档 |
4. 候选方案
| 候选 | 能效 | 成本 | 风险 | 小结 |
|---|---|---|---|---|
| A. 单片 SoC + 两档载板散热 | 4 | 4 | 3 | 建议方案(M1–M5) |
| B. 第一代即 Chiplet | 4 | 2 | 5 | 初判不宜作为第一代方案 |
| C. 外置 DRAM 分立 | 3 | 3 | 4 | 带宽/功耗差 |
倾向:A;B 预留 UCIe(04 ADR-013)。
5. 深入思考
下面三题每题先给题干,再用
<details>折叠一份图文并茂的参考答案。建议先合上答案自己想 3 分钟,再展开对照。三题分别对应本章主线的三个环节:功耗包络(第一性约束)、sustained/peak 散热取舍、制程与能效。
思考题 1:电池供电人形为何功耗包络是硬约束
一台电池供电的人形机器人,能不能像数据中心那样「多给 AI SoC 50W 换更高频率、更大模型」?结合 2.1 节的功耗包络约束链,论证「为什么整机功耗预算是先定死、AI 域 TDP 是挤出来的」,并用具体数字算一遍续航,说明每多 10W 对续航意味着什么。
展开参考答案(含功耗包络约束链图 + 续航算一遍)
结论：人形机器人的电池容量受重量和体积限死,续航 = 电池容量 ÷ 整机平均功耗,而整机功耗里运动/关节电机才是大头,留给 AI SoC 的只是从总预算里挤出来的一小块;因此 AI 的 TDP 不是「想加就加」的优化项,而是被续航目标反向锁死的硬约束——每多 10W,续航就等比缩短。
用具体数字算一遍(数量级估算,便于建立直觉):
- 设一台人形背一块 2 kWh 的电池(约相当于一辆小电动车电池的零头,已是人形能背的合理量级)。
- 续航公式:续航(小时)= 电池容量(kWh) ÷ 整机平均功耗(kW)。
- 若整机平均功耗 500W = 0.5 kW(含运动、关节电机、传感、AI):续航 ≈ 2 ÷ 0.5 = 4 小时。
- 现在把 AI SoC 从 50W 提到 130W(Thor 峰值档),整机平均功耗升到约 580W = 0.58 kW:续航 ≈ 2 ÷ 0.58 ≈ 3.4 小时——多 80W AI,续航直接掉约 0.6 小时(~15%)。
- 反过来:若把 AI 从 50W 压到 25W(Edge-Lite 档),整机约 475W,续航 ≈ 4.2 小时。同一块电池,AI TDP 的每一档都直接换算成续航分钟数。
为什么这是「硬约束」而非「优化项」:数据中心的功耗上限是「机柜供电 + 液冷能力」,可以扩容;而人形的电池容量被重量卡死(电池越重,电机越费电,续航反而更差,陷入负反馈)。因此工程上是先定续航目标 → 倒推整机功耗预算 → 电机等大头优先 → AI SoC 拿剩下的。这解释了本章的核心取舍:端侧不能「堆 TDP 换算力」,只能靠**低精度 DSA(02 章)+ 软件 DVFS(11 章)+ 模型压缩(19 章)**在固定 TDP 下榨有效算力——这也是 3.1f 表里「我们目标 30–80W 可配」而非「越大越好」的原因。
思考题 2:sustained vs peak TDP 在无风扇本体的散热取舍
某轻量 AMR 想用无风扇(passive)散热保证可靠、静音,但又想跑一个标称峰值算力很高的 SoC。结合 3.1h 节的 sustained/peak 区分与热阻机制,分析:为什么它「跑不满标称峰值」?若非要提升持续算力,有哪些散热选项,各自代价是什么?为什么端侧验收要看 sustained 而非 peak?
展开参考答案(含热预算与散热选项对比)
结论：datasheet 的 peak TDP 是芯片瞬时能吸收的功率,而无风扇载板的高热阻只能持续带走 15–25W;NPU 长时间满载时结温会撞上限触发热节流、频率被拉低,于是 sustained 功耗远低于 peak,标称峰值算力自然跑不满——想提升持续算力就得换更强散热,每一档都拿噪声/体积/机械故障率来换。
散热选项与代价对比(承接 3.1c 散热形态表,补上「取舍」维度):
| 散热选项 | 持续可带走 TDP | 换来的持续算力 | 代价 |
|---|---|---|---|
| 无风扇 passive | ~15–25W | 只能脉冲式用峰值 | 静音/可靠,但持续算力受限 |
| 热管 + 鳍片 | ~30–60W | 中档持续 | 机械设计复杂、体积↑ |
| 主动风冷 | 40–130W | sustained 逼近 peak | 噪声、粉尘、风扇故障率、功耗自身 |
| 液冷 | kW 级 | 端侧用不上 | 重量/泄漏风险,仅中心 |
为什么验收看 sustained:一次 VLA 推理只是几十毫秒的脉冲,芯片可以短时冲到 peak;但机器人是连续工作的,推理一帧接一帧,散热跟不上就会在几秒到几十秒内触发热节流,频率被拉回散热能持续支撑的水平。因此 27 章的 ms/W 验收必须在 sustained 功耗下、连续跑够长时间测,否则「冷机第一帧」的漂亮数字会骗人。这也是 3.1d 表里每个 SKU 都绑定一种散热载板、并给出 sustained TDP(而非只写峰值)的原因:散热载板选型,本质是在为「机器人能持续输出多少有效算力」定价。
思考题 3:工艺节点与能效关系——为何端侧不必首颗追 N2
芯片界常说「上一代先进制程就省一代功耗」,那我们的第一颗端侧 SoC 是不是应该直接上最先进的 N2/3nm 节点来抢能效?结合 3.1g/3.1b 节的节点-能效-成本三角,论证「制程是能效的一个杠杆但不是端侧最划算的杠杆」,并用一个对比说明:同样想提升有效能效,跨一代制程 vs 换低精度数据类型,哪个更划算。
展开参考答案(含节点-低精度能效杠杆对比)
结论：先进制程确实每代省约 30% 功耗,但掩膜成本、流片风险、产能对创业期是重负;而在端侧,把数据类型从 FP16 换成 INT4 带来的有效算力/能效提升往往比跨一代制程更大、还便宜得多——所以第一颗用成熟节点(16/12nm 验证、7/6/5nm 量产),把能效红利留给低精度 DSA 加软件调度去挖,不必首颗赌 N2。
跨代制程 vs 换低精度,哪个更划算(对比一遍):
| 维度 | 跨一代制程(如 7nm → 5nm) | 换低精度(FP16 → INT4) |
|---|---|---|
| 能效增益量级 | 同频约 30% 功耗↓ / 代 | 位宽 1/4,乘加单元密度与能效可数倍提升 |
| 实现成本 | 掩膜/流片/IP 迁移,数千万美元级 + 数月 | 主要是编译器/量化算法工程,增量成本低得多 |
| 风险 | 首颗押新节点,良率与产能不确定 | 精度回退需验证(rollout 成功率),但可回退到高精度 |
| 端侧适配度 | 旗舰/手机 SoC 值得;创业首颗过重 | ✅ 具身端侧主路线(02/19 章) |
为什么这是端侧的正确账:制程节点是能效的「基础地板」,先进节点当然好——Thor 用 Blackwell、征程用 7nm 类都合理。但对一个要控成本、控风险的端侧芯片,首颗最理性的策略是「成熟节点保交付 + 低精度 DSA 保能效 + 软件调度保有效 ms/W」:M1 用 16/12nm 或 FPGA 快速验证架构、M3+ 上 7/6/5nm 量产,而不去赌 N2 首颗。把有限的资源投在「INT4 kernel + DVFS + 模型压缩」 上,单位投入的有效能效回报更高。这正是 3.1b 表判断「不必首颗追 N2」、以及本章「能效+成本 > 绝对峰值算力」结论的底层逻辑——它最终通过 ADR-119 落到工艺路线、通过 ADR-122 接上 27 章的 ms/W 验收链。
6. 结论与 ADR
- 第一代单片 SoC;7nm 类量产目标;M1 可用成熟/FPGA 验证。
- TDP 设计 30–80W(AI 域) + Thor 档 130W peak 可选 SKU。
- CoWoS/HBM 仅边/中心 SKU;端侧 LPDDR 统一内存(03)。
- 硬件 TOPS/W 须 27 章 ms/W 联测,非纸面峰值(且须在 sustained 下连续测,见 §5 思考题 2)。
- ADR-119 工艺节点:M1 成熟节点/FPGA;M3+ 7nm 类 量产;不绑 N2 首颗(依据见 §5 思考题 3 的节点-成本三角)。
- ADR-120 封装路线:端侧 单片;预留 UCIe;CoWoS 仅非端 SKU。
- ADR-121 热设计:AI TDP 30–80W sustained;载板 passive≤25W / active≤130W 两档;sustained/peak 差由载板热阻决定(§5 思考题 2)。
- ADR-122 硬件-软件能效:silicon 峰值→11 power profile→27 ms/W 验收链;功耗包络为第一性硬约束(§2.1 / §5 思考题 1)。
附:信息来源
- NVIDIA Jetson Thor datasheet;Jetson power guide(Thor 40–130W、128GB 统一内存)。[公开]
- TSMC 3DFabric/IMPACT 2025;ECTC 2026 EMIB-T;UCIe 3.0(N2 ~30%/代、3D SoIC 系统能效)。[公开]
- 地平线征程 6;04/11 章。[公开/内部]
- 华为昇腾 310B/310P:载体级 TDP 与算力以官方 datasheet 为准;21 章 π0 LeRobot ~430ms 部署。[公开]
- Apple M4 Max 封装功耗:整芯片满载约 90–140W(轻载/ANE 局部口径远低);ANE 38 TOPS。[公开/估计]
- 续航/TDP 数字为数量级工程估算,用于建立包络直觉。[估计]
说明:Thor(40–130W、128GB)与昇腾 310B/310P 数据参考时间 2026-07;凡标「路线图/规划」项,最终规格以厂商官方 datasheet 为准。